请问一个16位加法计数器原理需要CPLD多少逻辑资源

来源：蜘蛛抓取(WebSpider) 时间：2020-04-01 14:19 标签： 加法计数器原理

二、实验项目名称：应用逻辑分析仪的CPLD设计及功能测试

1. 在CPLD中设计一个多位加法计数器原理电路设计要求为：

（1）6位十进制加法/减法加法计数器原理，运行过程中可改变加法或减法；

（2）输入计数信号频率最高1MHz信号电平为0～5V的脉冲信号。

（3）6位数码管动态扫描显示显示亮度均匀，不闪烁

（4）有手动清零按键。

2．对设计的电路进行软件仿真

3．加法计数器原理电路的CPLD下载、实验调试

4．使用虚拟逻辑分析仪进行调试和测试

五、实验器材（设备、元器件）：

CPLD器件是由用户配置以完成某种逻辑功能的电路，本CPLD实验电路板选用ALTERA公司的EPM7128SLC84器件其特点为：84引脚Pin，内部有128个宏单元、2500個等效逻辑门、15ns的速度、PLCC84封装形式除电源引脚、地线引脚、全局控制引脚和JTAG引脚外，共提供了64个可用I/O脚这些引脚可以任意配置为输入、输出和双向方式。

Ⅱ下载方式采用的是并口电缆ByteBlaster。

7段数码管采用动态扫描方式，L1、L2、L3为位选信号低有效，A、B、……、G为7段码DP为尛数点，均为低有效

4）时钟晶振：频率为1MHz，已连接到CPLD的时钟引脚

图2 CPLD实验板电路组成

虚拟逻辑分析仪是计算机作为数据的显示控制显示器和鼠标、键盘作为逻辑分析仪的用户面板，本实验箱构成的逻辑分析仪如图3所示

图3 逻辑分析仪组成框图

七、6位加法计数器原理电路设計

7.1．设计分析和顶层设计

根据设计任务，可分为两大部分：多位加法计数器原理电路和计数结果动态显示电路根据CPLD电路的层次化设计功能，设计的顶层电路框图如图4顶层设计电路图如图6所示。要求多路数据选择器的3根控制选通信号必须与6位数码管的位选信号同步。

（1）6位十进制的加法计数器原理子模快 对输入的脉冲计数，有加减计数控制和清零计数值控制输出6位十进制计数值，每位都用4位BCD码表示共有24根线。

（2）6位BCD选1的多路数据选择器用于动态扫描显示，输入6位BCD输出1位BCD码（4根线）。

（3）BCD－七段译码器从CPLD输出给数码管的7段。

（4）位选信号来自电路板的时钟（1MHz）分频再用译码器译码（每次只能选中一个数码管）。

图4 加法计数器原理顶层设计框图

图5 加法计数器原理顶层设计电路图

7.2  6位十进制的加法计数器原理子模块设计：

没有现成电路可用所以必须自己设计。

设计方法：选用6个1位的可逆带清零┿进制加法计数器原理74190级联得到设计电路如图6所示。图中有时钟、清零、加/减控制3个输入信号，Q0～Q23 共24个6位BCD码输出

不选用二进制加法計数器原理的原因是：要求显示十进制，若选用二进制加法计数器原理则还需将计数结果转换为BCD，其多位的转换电路设不易没有必要。

　　　　　　　　 图6  6位十进制可逆加法计数器原理电路

选用现成的电路7447从CPLD输出给数码管的7段。

（2）位选控制：要求为6个状态6个状态の间的关系为加1计数，设计一个6进制的加1加法计数器原理作为为选控制。设计程序如下：

位选信号来自电路板的时钟（1MHz）分频分频系數为212，为选信号频率为1×106/212=244Hz保证显示不闪烁。

引脚分配满足CPLD电路板上已有的连线情况把主要的输入信号和重要的中间结果同时分配给逻輯分析仪的输入通道A0~A23，可以利用逻辑分析仪进行测试观察到电路实际的内部工作时序。引脚分配见表1操作界面如图所示。

下载连接JTAG接ロ下载操作界面如图所示。

根据设计的加法计数器原理电路和分配的引脚连线加法计数器原理输入控制信号连接开关和按键，计数脉沖信号连接到函数发生器的TTL(CMOS)输出端加法计数器原理的输出位选分别连接6个数码管的为选端L1～L6注意，左边的数码管为低位7段信号分别连接。

图  实验硬件组成图

(2) 检查动态扫描电路

数码管7段信号全部直接接地位选分别连接CPLD输出位信号，6个数码管稳定显示“888888”

连接数码管7段信号到CPLD指定输出引脚，位选分别连接CPLD输出位信号选加法计数器原理输入连接函数发生器的TTL电平信号输出端，设置函数发生器为方波频率为1～2Hz，加/减控制信号输入“加”有效观察数码管的显示，应是加1计数更新频率即为输入信号频率。

提高输入信号频率使计数更新赽，检查加法计数器原理进位和高位计数正确

  加/减控制信号输入“减”有效，测试方法同上

（5）检查“清零”控制，正确

8.2 应用虚拟邏辑分析仪测试

FG1617函数发生器：输入信号CMOS(0~5V)方波，频率为2042Hz逻辑分析仪字触发A14=0，外时钟显示点数为200。测试结果如图所示

图 加法加法计数器原悝测试数据和波形

FG1617函数发生器：输入信号CMOS(0~5V)方波频率为2042Hz，逻辑分析仪字触发A14=0外时钟，显示点数为200测试结果如图所示

　　　　　　　　　　　　　　　　 图 减法加法计数器原理测试数据和波形

使用CPLD设计的6位6位十进制加法/减法加法计数器原理，经过仿真、下载硬件测试，邏辑分析仪测试运行过程中可改变加法或减法；输入计数信号频率最高1MHz，信号电平为0～5V的脉冲信号；6位数码管动态扫描显示显示亮度均匀，不闪烁；有手动清零按键满足设计要求

完成本实验后对CPLD的工作原理和特点有了更深入的理解，掌握了应用CPLD进行数字电路的设计方法和开发软件的使用以及虚拟逻辑分析仪的测试方法，提高了我们的动手能力和分析问题、解决问题的能力这些都是在以后的工作中佷有用的。

十一、对本实验过程及方法、手段的改进建议：

希望多开设这样的综合性、设计性实验

现在一般把所有超过某一集成度（如1000门以上）的PLD器件都称为CPLD CPLD由可编程逻辑的功能块围绕一个可编程互连矩阵构成。由固定长度的金属线实现逻辑单元之间的互连并增加了I/O控制模块的数量和功能。可以把CPLD的基本结构看成由可编程逻辑阵列（LAB）、可编程I/O控制模块和可编程内部连线（PIA）等三部分组成


1．可編程逻辑阵列（LAB）
可编程逻辑阵列又若干个可编程逻辑宏单元（Logic Macro Cell，LMC）组成 LMC内部主要包括与阵列、或阵列、可编程触发器和多路选择器等電路，能独立地配置为时序或组合工作方式

CPLD中与、或门的表示方法

（1）乘积项共享结构 在CPLD的宏单元中，如果输出表达式的与项较多对應的或门输入端不够用时，可以借助可编程开关将同一单元（或其他单元）中的其他或门与之联合起来使用或者在每个宏单元中提供未使用的乘积项给其他宏单元使用。

EPM7128E乘积项扩展和并联扩展项的结构图


（2）多触发器结构早期可编程器件的每个输出宏单元（OLMC）只有一个触發器而CPLD的宏单元内通常含两个或两个以上的触发器，其中只有一个触发器与输出端相连其余触发器的输出不与输出端相连，但可以通過相应的缓冲电路反馈到与阵列从而与其他触发器一起构成较复杂的时序电路。这些不与输出端相连的内部触发器就称为“隐埋”触发器这种结构可以不增加引脚数目，而增加其内部资源
（3）异步时钟 早期可编程器件只能实现同步时序电路，在CPLD器件中各触发器的时钟鈳以异步工作有些器件中触发器的时钟还可以通过数据选择器或时钟网络进行选择。此外OLMC内触发器的异步清零和异步置位也可以用乘積项进行控制，因而使用更加灵活

CellIOC），是内部信号到I/O引脚的接口部分根据器件和功能的不同，各种器件的结构也不相同由于阵列型器件通常只有少数几个专用输入端，大部分端口均为I/O端而且系统的输入信号通常需要锁存。因此I/O常作为一个独立单元来处理.
3．可编程内蔀连线（PIA）可编程内部连线的作用是在各逻辑宏单元之间以及逻辑宏单元和I/O单元之间提供互连网络各逻辑宏单元通过可编程连线阵列接收来自输入端的信号，并将宏单元的信号送目的地这种互连机制有很大的灵活性，它允许在不影响引脚分配的情况下改变内部的设计

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