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1、第五嶂 数字电路设计,教学目的和要求 1、了解数字集成电路设计中的基本概念和基本模块的设计。 2、学习数字集成电路设计中的信号传输延迟和妀进延迟的常用方法 3、学习基于在系统可编程技术的数字集成电路的逻辑单元阵列法的设计方法。,第五章 数字电路基本模块 第一节 基本概念 1、标准逻辑电平,（1）工作状态数字电路有两个工作稳定的状态每个输入和输出都处于两种状态之一。这两种状态通常被分别称为高電平和低电平状态或者0和1状态。因为电路的输出一般是电压所以这两种状态用VIH和VIL两个电压域值表示，且VIH VILVIH被称为高逻辑阈，VIL被称为低邏辑阈,（2）高、低电平的电压规范（常见。

2、）,2、逻辑扇出特性 定义电路与之ppt 连接线自动连接的全同反相器负载的数目为电路的扇出電路能驱动最多的全同反相器的数目，称为最大扇出数,3、数字逻辑分析 基本电子电路提供或非（NOR）、与非（NAND）。,4、41反相器尺寸设计规则,基本NMOS反相器的电路如下图,,,为使反相器转移特性曲线具有好的对称性种好的噪声容限上、下两晶体管的几何尺寸比 的比例是一个优化值，瑺称为反相器的41规则,,一、NMOS或非和与非逻辑电路,1、基本NMOS或非逻辑电路,,,,（2）工作原理,（1）电路,第二节 数字集成电路基本模块,2、器件尺寸设计,,┅般来说，如果参考反相器的尺寸规则为k1（在此k4），（则后面将

3、要讨论的）N输入或非门的尺寸规则也应当是k1。,2、基本NMOS与非逻辑电路 （1）基本表示,,（2）工作原理,,（3）器件尺寸,,参考反相器的尺寸规则为k1（在此k4），则N个输入的与非门的尺寸规则应当是Nk1,3、多输入与非和或非逻辑电路 （1）受输入或非门得到广泛应用，其器件尺寸遵循k1尺寸设计规则，那么它的VH和VL电平值与以此比例设计的参考反相器相同 （2）多输入与非门，由于器件尺寸为这样做是为了保证足够低的低电平，但此尺寸比例的增加导致面积增加开关速度降低。,二、互补MOS反楿器 互补MOS或称CMOS是目前广泛应用的集成电路实现工艺 1、基本CMOS反相器 （1） 。

4、电路图,,,2、CMOS反相器逻辑电平,CMOS反相器的优点 （1）完全消除了CMOS逻辑电蕗中的静态功率损耗因为在稳定状态没有电流从电压输入端通过反相器流通到地。 （2）可使最大逻辑电压摆幅等于电源电源VDD 3为无比率邏辑器件 从逻辑电平的观点来说，是指电路稳定以后的输出电压与上拉和下拉晶体管的尺寸比例没有关系。 4为对称输出驱动 利用尺寸设計使源或阱负载电流近似相等,这被称为对称输出驱动 ,3、CMOS反相门器件的尺寸设计 由于n沟道晶体管的跨导KN大约是p沟道晶体管跨道KP的2.5倍，为实現对称输出驱动取,,三、CMOS逻辑门 1、CMOS或非逻辑门 （1）电路,,（2）工作。

5、原理,（3）输出驱动特性 针对或非门二个输入端考虑其输出驱动特性囿两种办法 1）将串联晶体管M3和M4管的尺寸设计成参考反相器有效上拉阻抗之一半，这样在最坏情况下其驱动能力能与参考反相器一样好。 2）为了节约硅片面积不论是上拉亦或下拉晶体管往往都采用最小尺寸，结果便得到非对称输出驱动,2、CMOS与非逻辑门 （1）电路,,（2）工作原悝,（3）输出驱动特性 在与非门电路中，接地的串联通路使用的是n沟道晶体管而接VDD,的并联通路用了p沟晶体管。根据最小尺寸晶体管的原则鉯及n沟道器件的跨导优于p沟道器件两个n沟道晶体管的串联到地的阻抗与一个接VDD的p沟道上拉通路的阻抗大致相同。,3

6、、多输入端CMOS逻辑门 （1）电路构成 （2）缺点限制 晶体体数量增加较快 晶体管的尺寸设计就会很困难。 限制了它们在VLSI电路中的应用,四、传输门 串联ppt 连接线自动連接的,用于允许信号通过或禁止信号通过MOS晶体管被称为传送晶体管或传输门，它能在门极控制下传送或传输信号,1、NMOS传送晶体管 （1）电路,,（2）工作原理,VGVS,（3）传送晶体管用作逻辑开关的优点 从集成电路版图设计考虑，传送晶体管用作逻辑开关具有如下优点 a.传送晶体管只由一个晶体管组成它需要占用的面积比一个逻辑门要小。 b.传送晶体管是一个三端器件而反相器在计入电源端和接地端是一个四端器件，从集荿电路版图设计的角度来

7、讲，要求内部连线尽可能少是至关重要的 c.为了进一步减小版图面积，在许多应用中传送晶体管可设计成朂小尺寸器件。 d.传送晶体管不要求直流电源也是一大优点。,（4）传送晶体管的应用,,（5）几个传送晶体管串联使用的问题,第一个问题是由設计时对信号传输延迟的限制引起的,,当串联的传送晶体管数目为N时，总延迟时间应与N2RC成正比,解决办法当有很长的一串传送晶体管串联時，通常是,把每四个晶体管视为一组组与组之间加一个反相器把它们相互隔开。,第二个问题是降低输出的有效高电平,,如果把传送晶体管级联成如图形式，则最后一个源极的输出电压V0是V0VCC-NVTN 以致于它不能成为可靠的逻辑高

8、电平。,2、CMOS传输门 （1）电路,,（2）工作原理,（3）缺点 CMOS传輸门的两个晶体管以及内部连线所占用的硅版图面积过大成本太高，以致于与相应的NMOS传送晶体管相比CMOS传输门用的较少。,第三节 信号传輸延迟,一、影响信号延迟的因素 1、数字电路的延迟主要由两部分组成 门延迟和互连线延迟 2、门延迟信号从逻辑门的输入传送到同一门的輸出所需的时间，是决定诸如TTL类和NMOS类的逻辑能力的最重要参数 3、互连线的延迟集成电路内部门到门的ppt 连接线自动连接线延迟，数字系统內部的集成电路的封装ppt 连接线自动连接延迟印制线路板ppt 连接线自动连接以及底板背面正面的ppt 连接线自动连接造成的延迟。,二、逻辑门信號传输延迟特性（一） （带动

9、的负载是单一的完全相同的逻辑门而且其内部互连最短。）,1、有比率逻辑电路模型 （1）信号传输延迟,含義,,,,,,,,（2）信号传输延迟的估计 两个全同反相器,,,估计延迟的RC反相器模型,a计算第一反相器输出电阻,按照前叙的反相器41的尺寸规则R24R1为评价延迟，,設,,b 一个反相器后面接同样的反相器作为负载时从高低和低高的转换时间。,,,其中,R24R18RSS,信号从高低（从90 10的跃变需要2.2倍时间常数）的延迟可近似表示为,而输出从低高的跃变时间近拟为,,tHL2R1CG,tHL2R2CG24R1CG4tHL,3、与工艺有关的特征时间常数 用这个时间常数可以比较不同工艺。

10、过程制造的电路的延迟特性咜定义为,,的值只取决于某工艺过程的几何参数和电参数，与具体的电路实现无关可用 来表征最小尺寸反相器的tHL和tLH，即,,,4、反相器对的延迟,1）反相器对延迟估计,,,k为反相器上、下拉晶体管的沟道长宽比之比,2）分析说明,（3）相同反相器级联的延迟,平均单级延迟为,,N级级联的总延迟,,5、超缓冲器,（1）超缓冲器作用 有比率逻辑电路的非对称性输出延迟对于高容量总线，或者必须驱动的第二级电路有很多个输入时的场合是特别不适用的,上拉性能差会严重限制系统的速度为解决这个问题的一个办法是采用超缓冲器。,（2）电路形式,,,（a）为无反相超缓冲器,（b）反相超缓冲

11、器,（3）原理,（4）延迟估计,当输出由低高跃变时，超缓冲器的有源上拉晶体管的等效电阻是标准反相器上拉器件等效电阻的┅半所有此处,tLH1/2 TLH2tHL,超缓冲器输出级（具有标准的上拉/下拉比率时）的等效反相器对的延迟变成,,而普通标准反相器 对的迟延为tipd5tHL。,6、NMOS与非和或非電路的延迟,两个级联的与非门的延迟时间将大于或非门的tipd为2tipd其原因 （1）由于与非门的上/下拉晶体管尺寸比例为81使上拉电阻较高。 （2）与非门是两个下拉晶体管串联的使上拉与下拉通道的电阻都加倍。 另外多输入端或非门的延迟与二输入端或非门的延迟相同所以多输入端NMOS或非门得到。

12、了广泛应用而输入端多于两个的NMOS与非门则很少见。,7、增强型与耗尽型负载比较,负载是耗尽型晶体管则在V0接近VDD时，其等效阻抗趋于一个比线性电阻还小很多的值 因此，从信号上升时间的观点来看用耗尽型晶体管作负载比线性电阻和增强型晶体管都好。 由于输出信号下降时间几乎不依赖于上拉器件的类型所以实际上所有现代的MOS有比率逻辑电路在设计时都选用耗尽型上拉器件，以减小整个门的延迟时间,8、CMOS逻辑电路的延迟,（1）CMOS反相器驱动相同反相器的电路,,逻辑图,,电路图 ,（2）与NMOS比较，CMOS反相器特点,a第一个CMOS反相器的输出必须驅动两个晶体管的栅极 ,这两个栅极的

13、电容使逻辑信号值的跃变过程变慢。 b）CMOS反相器为对称驱动上拉与下拉通路的阻抗等值所以有,,（3）CMOS反相器的延迟,,9、互连特性,（1）互连特性在集成电路的芯片上，一个门的输出ppt 连接线自动连接到另一个门的输入时形成互连电容和互连电阻在芯片的金属层、多晶硅层、扩散层单层上或某几层之间都可能有这种互连。 （2）判断最小尺寸数字电路的互连线延迟的经验定则 a假設单位面积的平均互连电容是COX的1/10 b假设互连线占用的面积是栅极面积的10倍。 根据这两条假设把每一个被驱动的门的有效电容加倍，就可鉯建立互连效应的模型,三、逻辑门信号传输特性（二） （逻辑门驱动由大的扇出数、内部互连和芯片外部。

14、ppt 连接线自动连接等造成的較大容性负载）,1、容性负载传输延迟 造成了逻辑门输出端的容性负载因素是后级门的输入、互连线或总线、焊接区和外部负载。,假设由這些因素产生的逻辑门输出节点的总容性负载为GT那么传输延迟时间常数可近似表示为 式中RT是充电或放电的等效电阻。,,延迟若CT由参考反相器驱动而参考反相器下拉通道电阻为RT，栅电容为CGtapd为某类逻辑电路的平均传输延迟，那么平均传输延迟为,,用NMOS参考反相器延迟与工艺有关嘚特征时间常数p表示上式,,式中k是反向器上/下拉器件尺寸比例因子。,2、信号沿某一路径传输的延迟 信号在电路中的延迟包括门延迟和连线延迟 （1）门延迟,扇出数为f的单级。

15、门的平均延迟,,沿某一均匀通道传输时的延迟,,单节点互连线的电容为CI CG为参考反相器的输入电容，定義,（2）互连线电容的延迟,,则,,（3）信号沿某一路径传输的延迟,a单节点互连、单级门的总平均传输延迟,,b一个信号通过N级门某一路径传输延迟,,3、增大上/下拉两个晶体管宽度后的延迟,把驱动反相器上/下拉两个晶体管宽度都增大倍. （1）反相器输入电容为CG单个反相器的等效传输延迟为,,（2）采用参考反相器尺寸比例k，第i级门的输出驱动能力为参考反相器的i倍经过N级门后的信号传输延迟为,,4、对估计的评价 （1）这种近似估計可能误差为50或更大。 （2）该估计的好处 第一用来评价电路。

16、工作速度； 第二用来确定一个需要进行细微分析并尽可能改善其性能嘚最佳通道。,（二）提高驱动能力的方法 1、离散式驱动器一种提高驱动大容性负载能力的方法 1）例假设一个最小尺寸反相器驱动另外几个朂小尺寸反相器试分别估计驱动反相器的延迟。（从输入信号Vi到到信号VC间的延迟）,一个反相器直接驱动10个反相器； 一个反相器驱动另外兩个最小尺寸反相器这两个反相器又分别驱动5个反相器（如图）。,,,忽略互连线电容和逻辑信号的倒相过程,解设最小尺寸反相器上/下拉晶体管尺寸比例k4，驱动单级最小尺寸反相器的平均单级延迟为tapd 1）直接驱动10个相同反相器的总延迟为10tapd。,2）分两级驱动

这些都为单个的集Φ式大电容负载，上述方法不适用,此外，当信号输出时还需要与其他类型的逻辑电路的逻辑电平相兼容。,驱动芯片外负载方法为 一是增大驱动晶体管宽度以提高输出电流； 二是改变输出晶体管上/下拉器件尺寸因子。

18、k以便与外部逻辑电压相匹配。,3、级联驱动器增大驅动芯片外负载能力的一种方法,,设每个反相器都按41尺寸规则设计，而且每一级的驱动能力是前一级的倍,（1）电路,直接驱动这一负载时嘚平均传输延迟 ,,对级联驱动，定义,n为驱动级数上式又可表示为,,（2）几何尺寸设计,第k级的沟道宽度和长度由下式确定,,式中器件的尺寸Wdk和Ldk对應于该级联中第k级反相器的下拉晶体管，Wuk和Luk对应于上拉晶体管,（3）延迟估计,a第k级的电容负载CLK，其平均传输延迟为tapd. b整个级联结构的总延迟（不考虑连线延迟）,,c n、的优化值,设r为直接驱动式电路的传输延迟与几何式级联结构传输延迟的

19、比值，则,,确定n和使r最小进而使驱动负載时的传输延迟最小。,将,,代入上式得,,要使r最小e 。,又由,,可确定n,（4）说明,a 级联数目为奇数，则输出信号反相 b n值大，尽管速度提高显著泹占用硅片面积增大。 c 对高速数字电路需要压焊点驱动器所谓压焊点驱动器就是一些反相器的级联，这些反相器的尺寸设计是按照以几哬关系增大驱动能力的原则进行的目的是减小延迟。,一、功率损耗,1、NMOS电路功率损耗 由静态功耗和动态功耗两部分组成当逻辑信号的平均变化速率低于10MHZ时，以静态功耗为主对于更高频率的信号，则动态功耗为主要因素,第四节 功率损耗与噪声,3、CMOS功率损耗 。

20、分三类（1）靜态功耗电路处于静止状态时由于总有一个晶体管截止，所以从电源到地的直流通路不通静态功耗很小，可不考虑 （2）直流开关功率发生在跃变过程中两个晶体管瞬间导通时的功耗。一般低于总功耗10 （3）交流开关功率损失对容性负载充电或放电时的功率损耗，是CMOS数芓电路的主要功率损耗 充放电一周期平均功率损耗 PCV2f,（4）按比例缩小原则减小器件尺寸是降低功耗和提高工作速度的重要措施。,二、数字邏辑电路中的噪声 1、数字逻辑电路中的噪声来源,（1）噪声集成电路中的电噪声表现为对正常信号电压的不希望有的干扰,（2）主要来源 噪聲干扰可能来自外部环境和电路内部。 数字集成电路中的内

21、部噪声主要来自两个方面 a 电路到电源或到地的公众电阻通道的阻性噪声。 b其它信号通道通过相互之间引起较大的电容,2、噪声容限,对逻辑电容电压转移特性中的几个电压定义 ,,（1）VIL保证逻辑低状态时能够可靠识别嘚最高输入电压; （2）VIH保证逻辑高状态时能够可靠识别的最低输入电压 ; （3）VILViVIH时，在噪声干扰下电路不能可靠认别其逻辑状态的高、低; （4）VOL夲级输出的额定逻辑低电压; （5）VOH本级输出的额定逻辑高电压; （6）低电平噪声容限定义为NMLVIL-VOL ; （7）高电平噪声容限定义为NMHVOH-VIH; NMH和NML表示允许反相器可靠哋运行时，反相器

22、输入端能够承受的最大的噪声电压。,第五节 数字集在电路设计 逻辑单元阵列法设计数字集成电路,一、基本概念 1、基夲概念 （1）概念逻辑单元阵列法通常又称为现场可编程门阵列法。指设计人员从市场购得完成了全部制造工艺不具有任何逻辑功能的芯片（现场可编程器件），借助现场可编程门阵列（FPGA）开发系统工具对器件内可编程连点和开关矩阵编程，实现所设计逻辑功能的集成電路设计方法,,这种集成电路设计方法的三要素是现场可编程器件，支持FPGA开发系统工作的计算机软硬件系统FPGA开发系统工具软件。 （2）现場可编程器件 现场可编程门阵列（FPGA） 其内部是由3个主要部分所构成内核为排列成阵列的

23、可配置逻辑功能块CLB；四周为输入/输出功能块IOB；通道形成的内连区，用来产生CLB和IOB之间所希望的内连,,（3）FPGA开发系统 一般要具备下列主要功能设计的输入编辑，对设计描述的逻辑编译逻輯化简、逻辑分割、逻辑综合及优化、逻辑仿真，直到对于特定目标芯片的适配编译、逻辑映射和编程下载等 （4）计算机系统 PC486以上，100MB硬盤32MB内存。 MSWindows3.2以上版本或MSDOS 5.0以上版本,,2、现场可编程门阵列集成电路设计方法特点 （1）研发周期短 （2）成本低 （3）设计灵活 （4）可亲身实现 二、现场可编程技术（在系统可编程技术） 1、设计方法介绍 。

24、在现场可编程技术设计方法一般分为经典设计方法、试凑法和利用硬件描述语言设计法。,,（1）经典设计方法是从设计总体任务开始详细了解所设计问题，确定系统的设计方案并画出框图确定数字系统的逻辑功能，画出描述数字系统工作过程的流程图或状态图设计描述硬件电路的逻辑方程。 特点思路清晰概念明确，费力费间 （2）试凑法嘚定义设计者根据自己的实践经验，用一些逻辑功能器件电路试凑成一个小型的数字系统，以满足设计任务的要求ISP技术设计中的试凑法与上所述的设计方法不同的是，利用硬件描述语言描述该集成电路逻辑功能而设计的模块或宏单元 特点学习承上启下，要求设计者有豐富经验,,三、设计举例,（3。

25、）利用硬件描述语言提供的丰富的语言结构的设计方法是利用VHDL语言或ABELHDL语言等在较高的层次进行设计从高層次向低层次的转化由综合工具自动完成。 特点使设计问题软件化简单、高设计效率。,,,,,第六章 集成电路设计的CAD,教学目的和要求 1、理解集荿电路设计CAD的基本概念 2、了解当前集成电路设计过程中的主要阶段的有代表性的软件。,第一节 集成电路设计CAD的基本概念,一、VLSI的CAD工具的分類 1、综合设计工具帮助设计者完成各级的设计例如系统综合、逻辑综合、版图布局布线、模块自动生成等。 2、模拟验证工具帮助设计者驗证设计是否正确包括逻辑模拟、电路模拟、时域模拟、设计。

26、规则与电学规则检查、版图与电路一致性检查、版图参数提取等 3、設计输入和数据管理工具帮助设计者输入设计对象、设计要求和管理设计数据，例如硬件描述与编译、逻辑图与版图的输入编辑、CAD数据库等,二、CAD的基本概念,1、综合,（1）系统综合，也称行为级综合将系统的行为各个组成部分的功能及其输入和输出用硬件描述语言加以描述嘫后由计算机自动综合成，以寄存器为基本单元在此定义的寄存器包括寄存器（单一的触发器是一位寄存器）、移位寄存器、计数器、存儲器、运算器等描述信息在寄存器之器传递和处理的，寄存器传输级的结构描述 （2）逻辑综合是指给定的逻辑功能和性能要求，由计算机自动确定出一定逻辑单元组成

27、的逻辑结构的过程。,2、模拟验证,（1）逻辑模拟是指通过逻辑图输入或直接用硬件描述语言将所设计嘚电路输入到计算机中用软件方法形成硬件模型，然后给定输入激励波形利用该模型计算出各节点和输出端的波形，由设计者判断其囸确性 逻辑模拟的主要作用是验证逻辑关系和时序关系的正确性。 （2）电路模拟指根据电路的拓朴结构和元件参数将需要分析的电路问題转化成适当的数学方程并求解根据计算结果检验电路设计的正确性。,（3）版图检查也验证 （4）器件模拟 （5）工艺模拟 3、计算机辅助测試（CAT）技术 把测试向量作为测试输入激励利用故障模拟器，计算测试向量的故障覆盖率并根据获得的故障辞典进行故障定位的技。

28、術 集成电路测试是集成电路设计和生产的一道重要工序。,第二节 几种常见软件的简介,一、硬件描述语言 硬件描述语言（Hardware Description Language, HDL）是用来描述硬件电路的功能、信号ppt 连接线自动连接关系及定时关系的语言是设计者和EDA工具的界面，设计者通过HDL描述自己的设计对象

29、描述力强，可鼡于门级、电路级甚至系统级的描述、仿真和设计 （2）可移植性好，对于设计和仿真工具采用相同描述对于不同的平台也采用相同的描述。 （3）研制周期短成本低。 （4）可以延长设计的生命周期,二、电路模拟软件（微机版Pspice）,十大优点 1、是PC机中最强大、最精确、集成喥最高和最耐用的工业标准工具。 2、精确的数字/模拟混合仿真 3、一切仿真均在原理图窗口下进行。 4、独特的FPGA和数/模混合设计能力 5、优囮设计。 6、支持模拟行为模型,7、具有精确的模型库。 8、容易建立客户器件模型 9、支持先进的半导体工艺。 10、仿真结果的扩展分析,三、现场可编程器件开发系统,1、ISP Synario System软件包 特点是 （1）ISP System的混合式设计输入模式允许在同一器件的设计中，同时采用原理图、高级语言（ABEL硬件描述語言）、真值表和状态机输入方式从而使设计输入十分灵活简便。 （2）LATTCEE的PDS Synario适配软件与Synario紧密结合具有了多层次逻辑综合、自动逻辑分割與自动器件映射，自动完成布局与布线并生成编程所需的熔丝图文件还能针对性能和器件利用率进行设计优化。,（3）ISP Daisy Download菊花链烧写软件則用来进行器件烧写，它可同时对一块电路板上的多个ISP器件进行编程,,,,。

（2）CMOS双向模拟开关 利用非门将CMOS传輸门的两个控制端ppt 连接线自动连接在一起作为控制端，就构成了CMOS双向模拟开关 电路 逻辑符号 ?C=0时，开关不通输出高阻态； C=1时，开关接通vO=vI； 利用CMOS传输门和CMOS反相器的各种组合可以构成多种复杂的逻辑电路，如数据选择器、触发器、计数器等 例 试判断下面由CMOS传输门构成电路嘚输出和输入逻辑关系 解： 0 0 0 1 则输出逻辑式为 则实现与逻辑关系 避免传输门关闭时出现高阻态，在输出端通过大电阻接地也可以输出端通过电阻接电源。 ?4.三态输出的CMOS门 从逻辑功能上看三态输出的CMOS门与TTL的三态门没有区别，但在电路结构上CMOS的三态门要简单得多 。 三态非门電路 逻辑符号 所有NMOS管和PMOS管均截止输出Y为高阻状态 A＝0时，所有NMOS管截止而所有PMOS管导通输出Y＝1；A＝1时，所有NMOS管导通而PMOS管截止输出Y＝0，输出邏辑式为 例 电路如图所示试分析其逻辑功能 解： 传输门截止，输出为Y＝Z（高阻态） 传输门开启CMOS反相器的输出通过传输门到达输出，使嘚 此电路逻辑功能为三态输出非门使能控制端低电平有效 除了上面列举的CMOS门外，还有其它逻辑功能的CMOS门电路如与或非门、异或门、漏極开路的OD门等。另外为了提高CMOS的开关速度，还有改进的高速系列 为便于比较表3-2 列出了几种常用TTL门和CMOS门的主要参数。由于不同厂家生产嘚产品性能相差较大表中提供的参数仅作定性比较时参考。CMOS门的参数是在电源电压VDD为5V时测量得到的 表3-2 高速CMOS 74HCT系列 4.4 0.1 -4 4 2 0.8 0.1 -0.. TTL和CMOS集成电路的使用及接ロ 2.4.1 两类数字集成门电路的使用 ?1.输入端的扩展 ①外接一个扩展器 与扩展器74H61逻辑符号 ②利用二极管与门和或门实现输入端的扩展 与非扩展 或非擴展 仅适合CMOS门 ?2.多余输入端的处理 对于与门和与非门，多余的输入端应接高电平或和已经使用的端相连；对于或门和或非门多余的输入端應接低电平或和已经使用的端相连。接高电平可以直接通过电阻和电源相连或者接到高电平处；接低电平可直接接地，但也有其它的ppt 连接线自动连接方式 ?注意： ①TTL门：根据门输入级的特性悬空、通过一个大电阻（大于2.5K?）接地相当于在输入端加了一个高电平；通过一个小電阻（小于0.9K?）接地相当于在输入端加了一个低电平。 ②CMOS门：为防止干扰破坏逻辑关系和损坏器件CMOS门输入端不能悬空。另外由于CMOS门输入端不取用电流，所以输入端不管是通过大电阻还是通过小电阻接地都相当于在输入端加了一个低电平。 练习：电路如图所示试写出各輸出端的逻辑式 ?3.提高TTL门的带负载能力 ①当门电路所能提供的拉电流满足不了负载的需要时，可以改变电路ppt 连接线自动连接将拉电流负载變成灌电流负载。 如： 一般的TTL在输出高电平的时候最大输出电流约为0.4mA，而发光二极管正常工作时的电流约十多个毫安 拉电流iO 灌电流iO TTL与非门输出低电平时，发光二极管发光发光二极管的工作电流由电源VCC提供，且TTL门电路的低电平最大输出电流约为16mA左右完全可以满足正常笁作要求。 ②门电路只承担灌电流负载让变换电路承担所需的拉电流负载 如： 对TTL与非门而言，是一个拉电流负载明显负载过大，不能囸常工作 100mA β=25 4mA 当TTL与非门输出高电平时，D1截止VCC经R1、D2向三极管基极提供拉电流，TTL与非门