笔记本电脑。嵌入式非易失性存储器动态随机存储器 (eDRAM)是啥而且才128MB，比运行内存小很多，应该很快

来源：蜘蛛抓取(WebSpider) 时间：2019-12-29 19:44 标签： 李旦 李显

随着超大规模集成电路工艺的发展,人类已经进入了超深亚微米时代先进的工艺使得人们能够把 包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上,形成所谓的SoC（片上系统）。作为SoC重要组成部分的嵌入式非易失性存储器存储器, 在SoC中所占的比重（面积）将逐渐增大到2010年,约90%的矽片面积都将被具有不同功能的存储器所占据,如图1所示。


图1 SoC中各种逻辑的比重

另 一方面,微处理器的速度以每年60%递增,但主存的速度每年仅增長10%左右二者之间的性能差异越来越大。计算机设计者们面临了“存储器障碍 （Memory Wall）”问题,存储器带宽成为限制系统性能最严重的瓶颈之一这一瓶颈也迫使人们将越来越大的存储器与处理器集成在一起,利用片上总线的带宽优势,以 更高的速度向处理器提供数据。

其实嵌入式非噫失性存储器存储器早已不是新鲜事物,实际上,通用微处理器中的寄存器、一级Cache、二级Cache都 是“嵌入”在芯片中的高速存储器大容量的Cache对于提升CPU性能的作用非常明显。Intel先进的Itanium 2处理器已经集成了3MB的三级Cache嵌入式非易失性存储器存储器的优势已经开始被IC设计者们所青睐。

将 存储器集成在片上之后,我们可以在片内设计非常宽的总线,不再采用I/O引脚和带宽受限的片外总线并且由于避免了驱动大的I/O电容,片内的频率将大大 提高。这样,嵌入式非易失性存储器存储器就能够为其他片上逻辑提供更高的数据带宽例如,如果设计256位的嵌入式非易失性存储器DRAM总线,使其笁作在500MHz频率下,那么其 峰值带宽就可以达到128Gb/s,这是目前最先进的DDR存储器都望尘莫及的。

片 外互连需要很大的I/O驱动,以克服封装和PCB布线的电容与阻忼,从而限制了片外存储系统的工作速度另外,驱动大型的I/O缓冲所产生的巨大功耗,对 于采用电池供电的便携式应用是非常不利的。而嵌入式非易失性存储器存储器避免了大的I/O驱动,同时可以采用降频、降压、待机等灵活的低功耗设计方法,有效降低系统功

    随着超大规模集成电路工艺的发展,人类已经进入了超深亚微米时代先进的工艺使得人们能够把 包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上,形成所谓的SoC（片上系统）。作为SoC重要组成部分的嵌入式非易失性存储器存储器, 在SoC中所占的比重（面积）将逐渐增大到2010年,约90%的矽片面积都将被具有不同功能的存储器所占据,如图1所示。


    图1 SoC中各种逻辑的比重

    另 一方面,微处理器的速度以每年60%递增,但主存的速度每年仅增長10%左右二者之间的性能差异越来越大。计算机设计者们面临了“存储器障碍 （Memory Wall）”问题,存储器带宽成为限制系统性能最严重的瓶颈之一这一瓶颈也迫使人们将越来越大的存储器与处理器集成在一起,利用片上总线的带宽优势,以 更高的速度向处理器提供数据。

    其实嵌入式非噫失性存储器存储器早已不是新鲜事物,实际上,通用微处理器中的寄存器、一级Cache、二级Cache都 是“嵌入”在芯片中的高速存储器大容量的Cache对于提升CPU性能的作用非常明显。Intel先进的Itanium 2处理器已经集成了3MB的三级Cache嵌入式非易失性存储器存储器的优势已经开始被IC设计者们所青睐。

    将 存储器集成在片上之后,我们可以在片内设计非常宽的总线,不再采用I/O引脚和带宽受限的片外总线并且由于避免了驱动大的I/O电容,片内的频率将大大 提高。这样,嵌入式非易失性存储器存储器就能够为其他片上逻辑提供更高的数据带宽例如,如果设计256位的嵌入式非易失性存储器DRAM总线,使其笁作在500MHz频率下,那么其 峰值带宽就可以达到128Gb/s,这是目前最先进的DDR存储器都望尘莫及的。

    片 外互连需要很大的I/O驱动,以克服封装和PCB布线的电容与阻忼,从而限制了片外存储系统的工作速度另外,驱动大型的I/O缓冲所产生的巨大功耗,对 于采用电池供电的便携式应用是非常不利的。而嵌入式非易失性存储器存储器避免了大的I/O驱动,同时可以采用降频、降压、待机等灵活的低功耗设计方法,有效降低系统功

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